S7-07 P3 完整版：L2—L4 芯片与 PoL 板芯闭环

完成任务并通过验收后，再勾这一格进度只保存在当前浏览器，不会上传。

S7 · M71 · U7.4 · 预计 24 h

本课只解决一个问题： 形成可流片/可硅后的多相 VR 控制器完整规格、版图签核、bring-up 与板级闭环路径。

为什么现在学： 就业竞争力需要从模块仿真推进到芯片实现和板芯验证，但证据等级必须真实。

开工前

• 先修： S6-09 硅后 Bring-up、ATE/ 台架与 A/B 验证、S7-06 P3 MVP：多相 VR 控制行为原型与晶体管子系统
• 必学： 交付 P3 tapeout-ready/ 资源受限替代包和 L3/L4 计划
• 可以加餐： 在未流片时编造硅后数据
• 现在先别碰： 泄露 PDK 或专有平台内容

抓住原理

核心概念

• L2 前/后仿
• L3 硅后 bring-up
• L4 板芯闭环
• L5 A/B
• pad/ESD
• 封装
• trim
• ATE
• golden board

公式与模型

• 系统预算向模块签核反分配
• PEX/ 封装寄生回注
• 硅后残差更新模型
• A/B 统计与不确定度

物理直觉： 芯片不是模块集合；电源、时钟、地、测试、封装和功率级接口决定能否闭环。

资料怎么读

• 中文主线： CN-AIC 完整设计流程
• 英文/官方资料： EN-AIC/EN-PMIC；授权 PDK/ 封装/EDA 规则；PMBus 官方规格

任务清单

• [ ] 独立推导/手算： 手工签核模块/顶层/接口/测试/封装清单
• [ ] 仿真/编程： 跑 PVT/MC/PEX/ 系统回注与可重复回归
• [ ] 实验/观察： 按 bring-up 树在开发板/硅片资源可用时逐级执行
• [ ] 反向练习： 用 PEX 最差延迟、封装地弹和 trim 失败检验鲁棒性

提交与过关

• 提交： P3 完整设计数据库清单、签核/残余风险、bring-up 和 PoL 闭环计划
• 过关线： 证据标明达到 L2/L3/L4 哪一级；未到级别不冒充；接口与 P2 一致
• 容易翻车： DRC/LVS 截图替代日志；没有 top-level 角落；硅前承诺硅后指标

AI 使用边界

• 可以让 AI 帮忙： AI 可以帮你检索术语、搭“跑 PVT/MC/PEX/ 系统回注与可重复回归”的脚本骨架，也可以生成反例。保留提示词、模型版本和来源；最后用手算、官方文档或测试逐条验收。
• 必须你自己来： 先关掉 AI，独立完成“手工签核模块/顶层/接口/测试/封装清单”。然后闭卷讲清思路，并达到这条过关线：证据标明达到 L2/L3/L4 哪一级；未到级别不冒充；接口与 P2 一致

学完之后

• 下一站： 形成 P3 完整版作品集和 P2↔P3 统一验证链。
• 项目关系： 直接支撑 P3、P2；间接支撑 P1、P4。P3 直接完整版，与 P2 组成同一 PoL/PDN 板芯系统。
• 详细项目名： 见项目—课程矩阵。

时间账

阅读 5 h · 手算 5 h · 仿真/编程 6 h · 观察/实验 4 h · 复盘 4 h。合计 24 h。