S6-08 版图、DRC/LVS/PEX、封装寄生与签核边界

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S6 · M61 · U6.4 · 实践 PR33 · 预计 17 h

本课只解决一个问题： 从敏感节点、匹配、功率/地、ESD 接口到 PEX 建立可复跑的版图后验证闭环。

为什么现在学： P3/P4 若只有前仿原理图仍停留在 L2 之前；芯片能力必须面对几何与互连。

开工前

• 先修： S4-10 PVT、Monte Carlo、噪声回归与 G4、S6-07 自适应 GaN 死区、ZVS 检测与驱动 IP
• 必学： 完成 PR33 版图审查和公开/授权环境下的 PEX 示范
• 可以加餐： 无授权 PDK 的真实流片签核
• 现在先别碰： 伪造 DRC/LVS 通过或工艺规则

抓住原理

核心概念

• 匹配/共心
• guard ring
• 电源地
• 隔离
• 高 dv/dt 耦合
• EM/IR
• DRC/LVS/ERC
• PEX
• 封装模型
• ESD 接口

公式与模型

• RC 寄生改变极点/延迟/失配
• 封装 L 引起 Ldi/dt
• 签核规则必须来自授权 PDK 与封装资料

物理直觉： 版图不是原理图的绘画，而是把电路假设落实到空间、工艺和寄生的实现。

资料怎么读

• 中文主线： CN-AIC 各章版图实例
• 英文/官方资料： EN-AIC 版图与失配；授权 PDK/EDA rule deck；封装供应商模型

任务清单

• [ ] 独立推导/手算： 手绘敏感节点/匹配/回流/隔离约束与优先级
• [ ] 仿真/编程： 在可用 PDK 跑 DRC/LVS/PEX；无 PDK 则用教学 PDK 并明确证据层
• [ ] 实验/观察： 比较前后仿工作点、延迟、稳定和耦合
• [ ] 反向练习： 注入关键寄生或断开护环模型验证检查能发现问题

提交与过关

• 提交： PR33 约束图、检查日志、前后仿差异、残余风险
• 过关线： DRC/LVS/PEX 状态真实可追溯；最差退化有根因；工艺专有内容不外泄
• 容易翻车： 只交截图；忽略提取警告；把教学 PDK 结果映射成目标工艺指标

AI 使用边界

• 可以让 AI 帮忙： AI 可以帮你检索术语、搭“在可用 PDK 跑 DRC/LVS/PEX；无 PDK 则用教学 PDK 并明确证据层”的脚本骨架，也可以生成反例。保留提示词、模型版本和来源；最后用手算、官方文档或测试逐条验收。
• 必须你自己来： 先关掉 AI，独立完成“手绘敏感节点/匹配/回流/隔离约束与优先级”。然后闭卷讲清思路，并达到这条过关线：DRC/LVS/PEX 状态真实可追溯；最差退化有根因；工艺专有内容不外泄

学完之后

• 下一站： 支撑 P3/P4 L2—L4 流片与硅后相关。
• 项目关系： 直接支撑 P3、P4；间接支撑 P1、P2。两颗芯片直接依赖；P1/P2 通过封装/寄生接口间接受益。
• 详细项目名： 见项目—课程矩阵。

时间账

阅读 4 h · 手算 4 h · 仿真/编程 4 h · 观察/实验 3 h · 复盘 2 h。合计 17 h。